采樣保持電路(采樣/保持器)又稱為采樣保持放大器。當對模擬信號進行A/D轉換時，需要一定的轉換時間，在這個轉換時間內，模擬信號要保持基本不變，這樣才能保證轉換精度。采樣保持電路即為實現這種功能的電路。

采樣保持電路圖設計(一)

采樣保持放大器SMP04用做多路輸出選擇器電路圖

如圖所示為SMP04用做多路輸出選擇器，與解碼器、D/A轉換器構成的四路數字-模擬轉換電路。數字信號輸入模數轉換器DAC8228，輸出產生5～10V模擬電壓送副SMP04，地址輸入通道解碼器，不同的地址解碼后分別控制四路開關，以分別輸出四模擬信號。采用DAC8228產生DAC電壓輸出可以使電路得以最大的簡化。為了將輸出電壓干擾減小到最小，在采樣信號被確認之前，必須保證有5μs的最后電壓建立時間。每一個采樣保持放大器必須在每一秒鐘或更低時問刷新一次，以確保輸出電壓下降率不超過10mV或1/2LSB(最小有效位)。

采樣保持電路圖設計(二)

如圖所示為由SMP04與運放構成的增益為10的采樣保持放大電路。電路中將SMP04置于運放OP490的反饋回路中，當S非/H=0時，SMP04內部開關閉合，運放OP490的反饋回路接通，電路增益由運放本身及反饋電阻決定，圖中增益設置為10，輸出端輸出放大后的采樣電壓。當S非/H=1時，SMP04內部開關斷開，運放OP490反饋回路也無法形成，輸出端輸出保持在內部保持電容上最近一次的采樣電壓，且不受輸入端信號影響。運放輸出端的兩個二極管1N914起鉗位作用，防止當SMP04保持狀態時造成運放飽和。

采樣保持電路圖設計(三)

lf398峰值采樣保持電路

1.lf398的峰值保持電路

圖1：峰值保持電路原理圖

峰值保持電路探測核脈沖幅度信號并在脈沖峰值時刻通知保持峰值，同時向單片機提出中斷申請信號，使單片機響應中斷啟動A/D轉換;轉換結束后單片機使采樣保持器復原為采樣狀況，實現系統的邏輯控制。峰值保持電路原理圖如圖1所示。U4是芯片LF398，它是美國國家半導體公司研制的集成采樣保持器。它只需外接一個保持電容就能完成采樣保持功能，其采樣保持控制端可直接接于TTL，CMOS邏輯電平。

圖2

U1和U2是比較器LM311，U3是D觸發器74LS74，U5A是與門74LS08。放大后的脈沖核信號一路輸入到下閾比較器，另一路接輸入到LF398。當核信號大于下閾時，比較器U1輸出高電平，得到上升沿，上升沿再觸發U3A，它的Q端輸出高電平和U3B的Q非端相與得到高電平，去控制LF398的采樣控制端進入采樣狀態。當LF398的輸出端信號幅度比輸入端大時，即到達峰值時，比較器U2出高電平，得到上升沿，上升沿再觸發U3B，它的Q非端輸出低電平，U5A輸出變為低電平，LF398進入保持狀態。U3B的Q非端輸出的下跳沿作為單片機的中斷信號，當A/D轉換結束后，單片輸出放電和清零CLR信號使采樣保持器復原。電路波形見圖2。
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